Hm, die Idee hat mich in sofern getriggert, als dass ich mal schnell überlegt habe, ob das überhaupt möglich ist.
Theoretisch sollte das möglich sein, da du absolut Recht damit hast, dass VLB nur ein breiter, schneller ISA-Bus ist, der wieder mit vollem CPU-FSB läuft.
Allerdings glaube ich, ist es deutlich komplexer. Soweit ich die 486-Architektur richtig verstanden habe, steckt in der Northbridge der Speichercontroller, der nicht mehr nur pure Adress-Decodierung durchführt, sondern auch Signale aufbereitet (deshalb können frühe 486-Boards kein EDO, späte schon, unabhängig von der CPU) und den 2nd-Level-Cache verwaltet. Ich denke mal, das Mindestmaß, was auf einem Mainboard oder einer RAM-Karte stattfinden muss ist eine Übersetzung der Bus-Adresse in Row/Column Adressen, ggf. Datenpufferung sowie bei DRAM definitiv Refresh (der kommt nämlich vom Speichercontroller, nicht von der CPU).
Theoretisch müsstest du mit einem FPGA (oder wenn es nicht gerade um EDO, SDRAM oder DDR geht sogar mit einem CPLD oder etwas diskreter Logik) problemlos einen Speichercontroller nachbilden können, der zwischen dem CPU-FSB und DRAM/SRAM-Chips, FPM, EDO oder gar SDRAM oder DDR(x) vermittelt (was in der Tat ein Benefit wäre), müsstest aber ggf. mit DIP-Schaltern (wie auch bei alten Karten) die Startadresse (für Parallelbetrieb mit SIMM-Modulen auf dem Board) und Größe festlegen, und damit das Ganze mit dem 2nd-Level-Cache reden kann auch einen eigenen ebensolchen implementieren.
Aktuell würde ich sagen, der Aufwand ist hoch für eine kleine Nische (nur für VLB, was ja damals schon kein großer Wurf in Sachen Verbreitung war). Wenn es für dich interessant ist, warum nicht einfach mal probieren? Und irgendwer anders freut sich vielleicht auch darüber. Ich glaube nur nicht, dass das viele sein werden (kann mich aber irren).